안녕하십니까

Logic은 회로도를 입력할 때 Ref가 부여되기 때문에 별도에 정리 기능은 없습니다.
그래서 보통 PCB 설계 후, Ref를 PCB에서 다시 정리를 한 다음 변경된 회로도의 Ref를 ECO 작업시 Backward를 하여 회로도와 PCB와 일치시키는 작업을 하고 해당 작업 후에 회로도의 부품 Ref와 PCB의 Ref가 일치하게 됩니다.

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