안녕하세요, 저는 모델심 사용을 공부하고 있는 학생입니다.
다른게 아니라 모델심을 이용하여 Verilog를 공부중인데 아무리 해도 안되는 문제가 있어서 이렇게 문의를 드립니다.
monitor 또는 display 명령어를 사용하여서 시뮬레이션 확인을 하고 싶은데 명령어를 사용해도 그걸 확인할 수가 없어서 제가 환경 설정상에 뭔가를 놓치고 있나하여 문의를 드립니다.
답답하여 현재 공부중인 책의 예문을 그대로 하여서 돌려 보아도 display나 monitor 명령어에 의해 표시가 되어야 할 부분들이 나오지를 않습니다. 물론 waveform을 이용한 시뮬레이션은 잘 되고 있습니다. 하지만 예전에 monitor나 display 명령어를 사용했을 때는 run 시행 시 바로 command window에서 확인이 가능했던것 같은데 지금은 아무런 반응이 없네요...
제가 뭘 잘못하고 있는건지...
이런 종류의 질문이 이 곳에서 가능한지 모르겠지만 답답한 마음에 올립니다.
아무리 찾아봐도 잘 모르겠더라구요...
문법적으로도 문제가 없고 예전에는 잘 사용했는데 지금은 안되고...(참고로 컴퓨터가 바뀌었습니다)...
환경 설정에서 뭔가 해주어야 하는 것 같기도 하고...
빠른 답변 주시면 감사하겠습니다.
수고하세요^^
[이 게시물은 (주)이디앤씨님에 의해 2007-02-10 16:42:38 Q&A(으)로 부터 이동됨]
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