subnet error 문의
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2021-03-04 09:33 | Posted By 김도현
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안녕하세요 .
verify design - connectivity 에러 검사를 실시하였는데 2가지 오류가 나와서 원인을 모르겠습니다...
해결방법이 있을까요?
(Via properties의 plane thermal은 체크된 상태)
추가적으로, 완성된 파일을 export해서 다시 import하면 대부분의 via에서 connectivity error가 발생하는데 해결방법이 있을까요?
(현재 PADSVX.2.6버전을 사용 중입니다.)
ED&C님의 댓글
ED&C |안녕하세요. 이디앤씨입니다.
첨부주신 사진에서 첫번째 에러는 3.3V의 연결된 전체 Net 정보입니다.
에러 해결을 위해서는 2번째에 있는 subnet #2 of 3.3V를 해결해주셔야 합니다.
PCB를 다시 Import 할때 에러가 발생하시면, [Tools]-[Options]-[Copper plane]-[Thermal]의 Remove unused pad가 체크되어 있는지 확인 부탁드립니다.
감사합니다.
김도현님의 댓글
김도현 |답변 감사합니다.
하지만, Remove unused pad가 체크되어있는 상태임에도 import시에 에러가 발생합니다..
다른 해결방안이 있을까요?
ED&C님의 댓글
ED&C디자인을 확인해봐야 할 것 같습니다.
mj.kim@ednc.com으로 보내주시면 확인 후 답변 드리겠습니다.
감사합니다.