logic 회로도 수정시 layout 적용
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2021-03-02 16:41 | Posted By 김도현
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안녕하세요.
logic 회로도 수정시 layout 적용 방법에 대하여 질문드립니다.
예를 들어, logic 사용해서 회로도 중 하나의 부품의 net 순서를 수정할 경우 send netlist를 사용하여 layout으로 보내면 기존의 부품의 저장되어있던 net가 지워지지 않고 남아있어서 바뀐 회로도 net와 PCB의 net가 맞지 않습니다. 이러한 경우 PCB의 부품을 삭제하고 다시 netlist를 불러와서 다시 배선을 연결해야하는지 아니면 다른 번거롭지 않은 방법이 있는지 궁급합니다.
ED&C님의 댓글
ED&C |안녕하세요. 이디앤씨입니다.
PADS Layout Link창의 ECO Names 탭에서 Compare Topology로 선택한 후
Design 탭에서 ECO TO PCB 버튼으로 반영해보시기 바랍니다.
ECO Names 탭의 option 설명은 아래 참고 부탁 드립니다.
<ECO Names>
* Compare Names and Rename Nets and Parts as Necessary :
- Ref.des와 net name을 기준으로 차이 비교
- 다른 경우, name 변경
- 이미 배선된 trace의 변경을 최소화하려면 이 옵션 사용
* Compare Names but Prefer Add/Delete Parts to Renaming :
- Ref.des와 net name을 기준으로 차이 비교
- 다른 경우, 부품을 추가하거나 삭제보단 name 변경
- 부품의 위치 변경을 최소화 하려면 이 옵션 사용
* Compare Topology (not names). Rename as Necessary
- Ref des, net name이 아닌 pin name, part type name 등을 기준으로 차이 비교
- Part나 net name이 변경된 경우 이 옵션 사용
감사합니다.