logic 회로도 수정시 layout 적용
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2021-03-02 16:41 | Posted By 김도현
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안녕하세요.
logic 회로도 수정시 layout 적용 방법에 대하여 질문드립니다.
예를 들어, logic 사용해서 회로도 중 하나의 부품의 net 순서를 수정할 경우 send netlist를 사용하여 layout으로 보내면 기존의 부품의 저장되어있던 net가 지워지지 않고 남아있어서 바뀐 회로도 net와 PCB의 net가 맞지 않습니다. 이러한 경우 PCB의 부품을 삭제하고 다시 netlist를 불러와서 다시 배선을 연결해야하는지 아니면 다른 번거롭지 않은 방법이 있는지 궁급합니다.
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